Multiplicador Multiciclo com Análise de Soma e Deslocamento de Alta Eficiência Dedicado a Arquiteturas de Ponto Flutuante

Resumo

As operações aritméticas com números binários têm grande influência na velocidade de processamento dos dados e energia consumida. Para operações com números reais é utilizada a aritmética em Ponto Flutuante(PF) padrão utilizado é o IEEE754 precisão simples, que define um operando de 32bits sendo que 23bits representam a mantissa. Dentro das Arquiteturas de PF o multiplicador de mantissas representa uma boa parcela em área e consumo de energia global, além de por vezes limitar a frequência máxima(Fmax). Esse trabalho apresenta o desenvolvimento de um Multiplicador Multiciclo com Análise de Soma e Deslocamento (M_ASD) de 23bits. Essa arquitetura tem como característica de: no 1º ciclo verifica a entrada que possui menos bits 1s; no 2º ciclo guardar a entrada como referência; e nos próximos ciclos realizar a multiplicação através de somas deslocadas dependentes das posições dos bits 1s da referência; após a multiplicação haverá um ciclo para a atualização da saída com o resultado. Além da arquitetura proposta foram desenvolvidos mais duas arquiteturas de referência encontradas na literatura: o Multiplicador Array (M_Ar) e Soma e deslocamento M_SD. Para o desenvolvimento, validação, síntese lógica, cálculo de área total (ArT), Fmax e Consumo Médio de Energia Por Operação(EMCPO) foram utilizadas ferramentas da Synopsys. Como metodologia utilizada foram desenvolvidos os multiplicadores em SystemVerilog e validados através da comparação do resultado de 10 mil multiplicações de operandos aleatórios com um modelo de referência através da ferramenta VCS. Após a validação os multiplicadores foram sintetizados na tecnologia XFAB 180nm com o DesignCompiler, e obtido os dados de área e tempo de atraso máximo. Para as estimativas de potência foi utilizado o VCS com os mesmo vetores, para aquisição das transições do circuito de cada multiplicador mapeado. Através da ferramenta PrimeTime foi calculada a energia gasta por operação dos multiplicadores. Os resultados obtidos para o M_Ar foram uma ArT de 0,07749mm2, com Fmax de 12,5MHz e EMCPO de 1,472nJ. Para o M_SD foi estimado uma ArT de 0,03464 mm2, com Fmax de 50MHz. No entanto, como se trata de um arquitetura multiciclo a frequência de multiplicação é de 2,03MHz e a EMCPO foi de 1,507nJ. Os resultados de M_ASD apresentaram uma ArT de 0,03523mm2, Fmax de 50MHz, frequência média de multiplicação estimada em 3,79MHz e a EMCPO de 0,702nJ. Analisando os resultados, M_SD apresenta uma redução de área de 55,29% em relação ao M_Ar. No entanto tem a mais de ECPO e possui uma velocidade de processamento 6 vezes menor. Comparando os resultados de M_ASD com M_Ar percebe-se que M_ASD apresenta redução de 54,53% de área, 52,31% de ECPO e é 3,3 vezes mais lento. Por fim, comparando M_ASD com N_SD verifica-se um acréscimo de área de 1,7% mas uma redução de 53,44% na ECPO. Conclui-se então que M_ASD é mais eficiente e é o melhor para aplicações onde a área por ECPO e velocidade geral da arquitetura são importantes.