Implementação de um filtro FIR em FPGA para marca-passos. (Anais do Salão Inovação, Ensino, Pesquisa e Extensão, 2020)
No processamento de sinais digitais um dos elementos básicos é o processo de filtragem. Este processo é obtido pela convolução de uma sequência de sinais de entrada (digitalizados) pela resposta ao impulso do filtro, ou por assim dizer; pelos coeficientes do filtro. Embora, haja dois tipos de filtros digitais definidos mediante o tipo de resposta ao impulso, sendo eles do tipo: IIR ou FIR, para a realização deste projeto, utilizar-se-á um filtro FIR (Finite Impulse Response Resposta ao impulso finito). O filtro FIR pode ser matematicamente descrito como uma interconexão de blocos multiplicadores, somadores e unidades de atraso. Componentes necessários para realizar a convolução discreta. Assim, visa-se no projeto PBIP, implementar um filtro FIR em um sistema de processamento de sinais oriundos de um marca-passo que elimine os componentes de frequência de 60Hz provenientes da interferência da rede elétrica. O marca-passo é constituído por dois componentes básicos: uma bateria de longa duração e eletrodos. Os eletrodos conduzem os sinais elétricos gerados pela bateria de longa duração (gerador) até o coração, desencadeando uma série de estímulos musculares (batimentos do coração). Esses sinais, estímulos elétricos, devem estar em constante sincronia. Porém todo marca-passo está sujeito a interferências provenientes de equipamentos elétricos. O potencial de interferência desses equipamentos é de natureza eletromagnética, que de certa forma, podem causar anomalias no funcionamento do aparelho (marca-passo), como modificar a sua programação e provocar danos clínicos, em alguns casos, relevantes. O projeto do filtro FIR, inicialmente se passa pelo cálculo e obtenção de seus coeficientes, observando a resposta no domínio da frequência, no caso um filtro rejeita-faixa de 60HZ. Os valores e a quantidade de seus respectivos coeficientes são obtidos através do uso da Transformada Inversa de Fourier na ferramenta MATLAB. O projeto do filtro FIR esta em fase inicial e será descrito em linguagem de descrição de hardware Systemverilog. Tendo sua implementação realizada e testada através do kit FPGA Cyclone II da Altera. E os resultados serão comparados com os obtidos diretamente com a ferramenta MATLAB.