DECODIFICADOR PARA UM ADC FLASH DE 3-BITS

  • de Schwingel de Schwingel
  • Eduardo de Oliveira Schwingel
  • Edivania Ferreira Silva
  • Paulo César Comassetto de Aguirre
Rótulo DECODIFICADOR, SOMADOR, COMPLETO, PORTAS, LÓGICAS, LÓGICA, BINÁRIA

Resumo

Um conversor analógico-digital (ADC) é um dispositivo capaz de representar no domínio digital um sinal elétrico analógico. Este sinal de saída do conversor analógico-digital é representado por números binários. Este tipo de dispositivo pode ser encontrado nos mais diversos aparelhos eletrônicos que são utilizados hoje em dia, como celulares, carros, computadores, aplicações biomédicas, industriais e etc. Por desenvolverem um importante papel no processamento de sinais, o estudo sobre as topologias de ADCs são muito importantes. Existem muitas topologias de ADC, como o SAR, Sigma-Delta, Flash, sendo que cada uma dessas topologias possui uma relação entre desempenho e consumo de energia, dessa forma dependendo da aplicação uma topologia possui um melhor desempenho do que outra. O ADC do tipo Flash é um dos ADCs de mais fácil entendimento, e possui alta velocidade de conversão, mas pouca eficiência energética, é formado basicamente por uma série de resistores, comparadores e um decodificador. Os comparadores efetuam a comparação de um sinal de entrada (Vin) do ADC com um sinal de referência (Vref) e as saídas desses comparadores são conectadas a um decodificador do tipo termômetro para digital. O decodificador converte o sinal obtido na saída dos comparadores para código binário. Das topologias de decodificadores existentes a Wallace Tree foi abordada neste trabalho. Esta topologia de decodificador é composta por somadores completos (Full Adders), a quantidade de somadores utilizados depende da quantidade de bits do ADC, a ferramenta utilizada para projetar e simular foi o LTSpice. Para desenvolver este projeto foi feito inicialmente um estudo sobre lógica binária, operações com lógica binária, como soma e subtração de números binários, e das portas lógicas básicas Nor, Nand, Not e Xor. Após isso, utilizando o software LTspice que é um ambiente de simulações Open Source para circuitos analógicos, foram projetadas cada uma dessas portas lógicas a nível de esquemático e realizada a simulação elétrica para a validação do funcionamento adequado das mesmas. A porta lógica Not foi construída com dois transistores em série, já a porta Nand e Nor foram construídas com quatro transistores, dois em série e dois em paralelo. Existem algumas maneiras de se projetar a porta Xor, contudo neste caso a topologia escolhida foi composta por quatro portas Nand interligadas. Com a validação realizada, partiu-se então para o desenvolvimento do somador completo, que é composto por duas portas lógicas Nand, três Not, duas Xor e uma Nor interligadas, este circuito foi então validado com uma simulação elétrica, onde cada uma de suas saídas foi analisada para verificar se este estava funcionando corretamente. Dessa forma, partiu-se então para o desenvolvimento do decodificador de três bits, que consiste na interligação dos blocos somadores, neste caso como o ADC é de três bits, foi necessário um total quatro somadores para montar o decodificador e este foi simulado a nível elétrico e apresentou um bom funcionamento. Neste trabalho não realizou-se a simulação do circuito do ADC. Para validar o decodificador foram utilizados estímulos a provenientes de fontes de tensão ideais. Todas as portas lógicas projetadas apresentaram um bom funcionamento e operaram corretamente em tensão nominal de 5 V, assim como o somador completo e o decodificador. Com este projeto foi possível absorver um bom conhecimento sobre as portas lógicas, suas topologias e ter uma base de como funciona o fluxo de projetos analógicos, em especial sobre o fluxo de projeto de decodificadores para ADCs do tipo Flash.

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Publicado
2022-11-23
Como Citar
DE SCHWINGEL, DE S.; DE OLIVEIRA SCHWINGEL, E.; FERREIRA SILVA, E.; CÉSAR COMASSETTO DE AGUIRRE, P. DECODIFICADOR PARA UM ADC FLASH DE 3-BITS. Anais do Salão Internacional de Ensino, Pesquisa e Extensão, v. 2, n. 14, 23 nov. 2022.